お客様各位

2022年8月31日
株式会社ジーダット

パートナー企業の DAC2022 出展報告について

去る2022年7月11日から13日まで、米国カルフォルニア州サンフランシスコにて開催されます「59回 DAC(Design Automation Conference)」において、パートナー各社は、下記の通り展示・デモを行いました。

各社のトピックスをまとめましたので、ご参考にしていただければ幸いです。ご質問やご要望等ございましたら、弊社までお問い合わせくださいますようお願い申し上げます。

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Baum Design Systems Co., Inc.

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Baumは、モバイル、AI/機械学習、自動車、IoT、ネットワーキング、サーバー市場において、半導体設計のエネルギー効率を最適化するためのソフトウェアとソリューションを提供しています。Baumの画期的な技術である正確な電力解析技術と電力モデルによって、他の製品よりも100倍高速に検証可能です。

■PowerBaum
　高速かつ正確でポータブルなパワーモデルを自動的に作成

■PowerWurzel
　RTL FSDB、GL FSDB、SAIFを使用した正確なゲートレベル電力解析が可能

■PowerSpion
　RTLデザインからクロックゲーティング構造を自動抽出し、クロックゲーティングの有効性をレポート

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FishTail Design Automation, Inc.

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制約検証、生成、管理のソリューションを紹介しました。

■ 疑似エラーの少ない、MCP/Glitch 検証

■ Tcl によりピン名、セル名を作成する場合を含めたIP制約のトップレベルへのPromotion

■ Tclを保存した状態での、RTL制約のサインオフネットリストへの自動マッピング

■ disable timing とset sense 制約検証の新フロー

■ top と block 制約, synthesis とsignoff制約の容易なSDC等価性チェック

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Maxeda Technology

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Maxeda Technologyは、フィジカル設計プロセスにおける革新的な製品とソリューションを提供するベンダで、ICの複雑化とマクロセル数の増加に伴う設計上の課題を克服します。
データフロー解析のMaxFlow、フロアプラン探索のMaxPlaceなどの製品により、設計品質の向上とTAT短縮をサポートします。

■MaxFlow
データフロー解析・可視化

■MaxPlace
フロアプランの探索とサイズ混在配置

■カスタマイズ
フローの統合、最適化、ツールボックス

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Primarius Technologies Co., Ltd.

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統合DTCO/カスタムデザインソリューションを、デバイスモデリング、PDK、スタンダードセルライブラリツールとともにご紹介しました。

■ SDEP
業界トップクラスのIDMならびにファウンドリ企業にご採用いただいているモデリング環境です。拡張性に優れたAPIと自動モデリング機能によって、モデル開発のTATを劇的に短縮・改善することが可能です。

■ PCell Lab（新製品）/PQLab
PCell/PDKを生成・検証するソリューションです。PCellLabはユーザフレンドリな環境でPCellライブラリを自動生成するツール、PQLabはPDK品質を検証するツールです。

■ NanoCell（新製品）/LibWiz
スタンダードセルライブラリのキャラクタライゼーション・検証ソリューションです。NanoCellで高精度モデリングを行い、LibWizによってライブラリ検証を行うことができます。

■ 9812AC（新製品）
1/f雑音、Random Telegraph Noiseを大信号印加環境で測定する業界初の製品です。

■ FS-Pro
DC/AC、信頼性、統計的な測定に対応した、All-in-Oneの半導体パラメトリックアナライザです。

■ その他、SoC設計ソリューション
NavisPro: RTLによる階層設計ソリューション
TRASTA: トランジスタレベルでのクリティカルパス解析ツール
PathInspector: トランジスタレベルでのクリティカルパス抽出ツール
PadInspector: チップ－パッケージ間のインタフェース検証ツール

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Scientific Analog, Inc.

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SystemVerlog 上でアナログ回路をモデル化し、シミュレーションするための環境であるMODEL/GLISTER/MODELZENをご紹介しました。

■ XMODEL
– Analog/Mixed Signal System を、機能モデルまたは回路レベルモデルを用いて、SystemVerilog シミュレータ上で高速・高精度シミュレーションすることを可能にします。SPICE を起動することなく SystemVerilog 上でアナログ回路をシミュレーションすることができるため、SPICE・Verilog-AMS・Real-Number Verilog など、既存のツールでは困難なディジタル・アナログ混載の大規模 Mixed Signal システムの検証を容易にします。

■ GLISTER
– Cadence(R) Virtuoso(R) 環境に組み込む，XMODEL と MODELZEN 向けの GUI です。GLISTER を用いることで、コードを書くことなく回路図上で簡単にアナログ回路の SystemVerilog モデルを構成し、XMODEL シミュレーションが実行できます。

■ MODELZEN
– XMODEL プリミティブを用いて、回路ネットリストから SystemVerilog モデルに変換する、アナログ回路用自動モデル生成ツールです。

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Silicon Creations, LLC

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Silicon Creationsは、高精度および汎用PLL、発振器、低電力・高性能のマルチプロトコルSerDes、などの高速差動I/Oを提供しています。 スマートフォン、ウェアラブル、消費者向けデバイス、プロセッサ、ネットワークデバイス、自動車、IoT、および医療用デバイスなどにSilicon CreationsのIPは、大量生産されており、また最先端プロセスでの実証済です。

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Truechip Solutions Pvt. Ltd.

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検証IPのスペシャリストであるTruechipは、ASIC、FPGA、SOCの開発に関連するコストとリスクを低減し、設計を加速させる設計・検証ソリューションのリーディング・プロバイダーです。過去10年にわたり、お客様にサービスを提供しており、現在100種類以上の業界標準プロトコルに対応しています。VIPのインテグレーション、カスタマイズ、SOC検証を専門とする業界初の24×5サポートモデルを提供しています。

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XYALIS

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今年のDACでは、XYALISが得意とするマスクデータプリパレーション（MDP）の新機能をご紹介しました。
フレーム自動生成ツールGOTframeの最新版により、究極の3Dフレームチップを簡単に作成することができます。各プロセスオプションの設定ファイルは、新しい技術により、ユーザがコントロール可能です。これにより、量産モードでのフレーム自動生成の利用がより一層容易になりました。
マルチプロジェクト・ウェーハ（MPW）分野では、フロアプランエディタツールGOTmuchが、高レベルのPythonクラスと機能で強化されました。これにより、ユーザは自社専用のスクリプトを追加して、より自動化されたフローを実現することができます。

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Xpeedic Technology, Inc.

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Xpeedic は、今回のDACにてEDA2022 Edition をリリースいたしました。次世代の高周波・高速システムに対応すべく、先端のパッケージ・高速システム設計ならびにRF 電磁界解析の領域において、重要な機能を多数実装してご覧いただけます。

■ 2.5D/3D 先端パッケージング
– 2.5D/3D ICの先端パッケージ設計のための電磁界シミュレーションプラットフォームMetis2022です。モーメント法ソルバを改善し、性能・使い勝手を向上させました。

■ 3D EM
– 三次元電磁界解析ツール Hermes 2022 は、新しいAdaptive Mesh を採用して、シミュレーション精度を改善しました。電磁界表示・レイアウト編集・ワイヤ設定の機能も改善しました。

■ 回路シミュレーション
– 時間/周波数領域のSPICE シミュレーションのためのプラットフォームであるChannelExpert2022によって、DDR5のIBIS/AMIモデルシミュレーションをサポートしました。

■ 高速システム
– Hermes PSI 2022 は、高速システム設計における、IC/PKＧ/ボードレベルの Signal Integrity、Power Integrity、モデル抽出および熱解析シミュレーションを実行するプラットフォームです。

■ RF解析
– RFシステムレベル設計・シミュレーションプラットフォームであるXDS 2022によって、回路図設計とシミュレーション、ポストレイアウト電磁界シミュレーション、電磁界-回路コシミュレーションとチューニング・最適化が可能になります。

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ジーダットのパートナー企業一覧は以下をご覧ください。
https://www.newjedat.arum-net.com/products/partner_eda/

以上

お客様各位

2022年6月22日
株式会社ジーダット

パートナー企業の DAC2022 出展情報について

来る2022年7月11日から13日まで、米国カルフォルニア州サンフランシスコにて開催されます「59回 DAC(Design Automation Conference)」において、パートナー各社は、下記の通り展示・デモを行います。

DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。

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Baum Design Systems Co., Inc. 　　Booth:#2311

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Baumは、モバイル、AI/機械学習、自動車、IoT、ネットワーキング、サーバー市場において、半導体設計のエネルギー効率を最適化するためのソフトウェアとソリューションを提供しています。Baumの画期的な技術である正確な電力解析技術と電力モデルによって、他の製品よりも100倍高速に検証可能です。

■PowerBaum
　高速かつ正確でポータブルなパワーモデルを自動的に作成

■PowerWurzel
　RTL FSDB、GL FSDB、SAIFを使用した正確なゲートレベル電力解析が可能

■PowerSpion
　RTLデザインからクロックゲーティング構造を自動抽出し、クロックゲーティングの有効性をレポート

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FishTail Design Automation, Inc.　　Booth:#2311

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制約検証、生成、管理のソリューションを紹介します。

■ 疑似エラーの少ない、MCP/Glitch 検証

■ Tcl によりピン名、セル名を作成する場合を含めてたIP制約のトップレベルへのPromotion

■ Tclを保存した状態での、RTL制約のサインオフネットリストへの自動マッピング

■ disable timing とset sense 制約検証の新フロー

■ top と block 制約, synthesis とsignoff制約の容易なSDC等価性チェック

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Maxeda Technology　　Booth:# 2451

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Maxeda Technologyは、フィジカル設計プロセスにおける革新的な製品とソリューションを提供するベンダで、ICの複雑化とマクロセル数の増加に伴う設計上の課題を克服します。
データフロー解析のMaxFlow、フロアプラン探索のMaxPlaceなどの製品により、設計品質の向上とTAT短縮をサポートします。

■MaxFlow
データフロー解析・可視化

■MaxPlace
フロアプランの探索とサイズ混在配置

■カスタマイズ
フローの統合、最適化、ツールボックス

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Primarius Technologies Co., Ltd. 　　Booth:# 1419

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統合DTCO/カスタムデザインソリューションを、デバイスモデリング、PDK、スタンダードセルライブラリツールとともにご紹介します。

■ SDEP
業界トップクラスのIDMならびにファウンドリ企業にご採用いただいているモデリング環境です。拡張性に優れたAPIと自動モデリング機能によって、モデル開発のTATを劇的に短縮・改善することが可能です。

■ PCell Lab（新製品）/PQLab
PCell/PDKを生成・検証するソリューションです。PCellLabはユーザフレンドリな環境でPCellライブラリを自動生成するツール、PQLabはPDK品質を検証するツールです。

■ NanoCell（新製品）/LibWiz
スタンダードセルライブラリのキャラクタライゼーション・検証ソリューションです。NanoCellで高精度モデリングを行い、LibWizによってライブラリ検証を行うことができます。

■ 9812AC（新製品）
1/f雑音、Random Telegraph Noiseを大信号印加環境で測定する業界初の製品です。

■ FS-Pro
DC/AC、信頼性、統計的な測定に対応した、All-in-Oneの半導体パラメトリックアナライザです。

■ その他、SoC設計ソリューション
NavisPro: RTLによる階層設計ソリューション
TRASTA: トランジスタレベルでのクリティカルパス解析ツール
PathInspector: トランジスタレベルでのクリティカルパス抽出ツール
PadInspector: チップ－パッケージ間のインタフェース検証ツール

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Scientific Analog, Inc.　　Booth:#1530

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SystemVerlog 上でアナログ回路をモデル化し、シミュレーションするための環境であるXMODEL/GLISTER/MODELZENをご紹介しています。
まずは各ツールの体験型オンラインデモと解説動画をご覧下さい。ブースへのご訪問は下記サイトからでも可能ですが、当社にご連絡いただいても手配いたします。

■ GLISTER Interactive Demo
– 回路図上でPLLのトップダウンモデルを作成します。
https://scianalog.us18.list-manage.com/track/click?u=75a32f8646feee70a58224c5e&id=8d8ba5ff8d&e=bc2f639d0a

■MODELZEN Interactive Demo
– PLL回路のボトムアップモデルを作成し、シミュレーションを実行します。
https://scianalog.us18.list-manage.com/track/click?u=75a32f8646feee70a58224c5e&id=9071cb075f&e=bc2f639d0a

■DAC ご案内と各製品デモ動画へのリンク
https://scianalog.us18.list-manage.com/track/click?u=75a32f8646feee70a58224c5e&id=a6a8ea41e2&e=bc2f639d0a

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Silicon Creations, LLC　　Booth:#1388

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Silicon Creationsは、高精度および汎用PLL、発振器、低電力・高性能のマルチプロトコルSerDes、などの高速差動I/Oを提供しています。 スマートフォン、ウェアラブル、消費者向けデバイス、プロセッサ、ネットワークデバイス、自動車、IoT、および医療用デバイスなどにSilicon CreationsのIPは、大量生産されており、また最先端プロセスでの実証済です。

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Truechip Solutions Pvt. Ltd.　　Booth:#1342

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検証IPのスペシャリストであるTruechipは、ASIC、FPGA、SOCの開発に関連するコストとリスクを低減し、設計を加速させる設計・検証ソリューションのリーディング・プロバイダーです。過去10年にわたり、お客様にサービスを提供しており、現在100種類以上の業界標準プロトコルに対応しています。VIPのインテグレーション、カスタマイズ、SOC検証を専門とする業界初の24×5サポートモデルを提供しています。

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XYALIS　　Booth:#2455

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今年のDACでは、XYALISが得意とするマスクデータプリパレーション（MDP）の新機能をご紹介します。
フレーム自動生成ツールGOTframeの最新版により、究極の3Dフレームチップを簡単に作成することができます。各プロセスオプションの設定ファイルは、新しい技術により、ユーザがコントロール可能です。これにより、量産モードでのフレーム自動生成の利用がより一層容易になりました。
マルチプロジェクト・ウェーハ（MPW）分野では、フロアプランエディタツールGOTmuchが、高レベルのPythonクラスと機能で強化されました。これにより、ユーザは自社専用のスクリプトを追加して、より自動化されたフローを実現することができます。

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Xpeedic Technology, Inc.　　Booth:#1443

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Xpeedic は、今回のDACにてEDA2022 Edition をリリースいたします。次世代の高周波・高速システムに対応すべく、先端のパッケージ・高速システム設計ならびにRF 電磁界解析の領域において、重要な機能を多数実装してご覧いただきます。

■ 2.5D/3D 先端パッケージング
– 2.5D/3D ICの先端パッケージ設計のための電磁界シミュレーションプラットフォームMetis2022です。モーメント法ソルバを改善し、性能・使い勝手を向上させました。

■ 3D EM
– 三次元電磁界解析ツール Hermes 2022 は、新しいAdaptive Mesh を採用して、シミュレーション精度を改善しました。電磁界表示・レイアウト編集・ワイヤ設定の機能も改善しました。

■ 回路シミュレーション
– 時間/周波数領域のSPICE シミュレーションのためのプラットフォームであるChannelExpert2022によって、DDR5のIBIS/AMIモデルシミュレーションをサポートしました。

■ 高速システム
– Hermes PSI 2022 は、高速システム設計における、IC/PKＧ/ボードレベルの Signal Integrity、Power Integrity、モデル抽出および熱解析シミュレーションを実行するプラットフォームです。

■ RF解析
– RFシステムレベル設計・シミュレーションプラットフォームであるXDS 2022によって、回路図設計とシミュレーション、ポストレイアウト電磁界シミュレーション、電磁界-回路コシミュレーションとチューニング・最適化が可能になります。

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皆様のご来場をお待ち申し上げております。
お問い合わせ、ご予約はまでお願いいたします。

以上

2022年6月22日　第１報
2022年7月5日　 FishTail Design Automation, Inc.、Scientific Analog, Inc.の出展情報を更新しました
2022年7月12日　Xpeedic Technology, Inc.の出展情報を追加しました

お客様各位

2021年4月16日
株式会社ジーダット

「JEDATウェビナー2021 Vol.5」 開催のご案内

～Fractal社製品のご紹介～

拝啓 時下益々ご清祥のこととお慶び申し上げます。平素は格別のご高配を賜り、厚く御礼申し上げます。

さて、4月21日に開催のJEDATウェビナー2021Vol.4に続きまして、下記の要綱にてJEDATウェビナー2021Vol.5を開催させていただきます。今回は弊社が国内販売代理店を務めておりますFractal社の製品についてFractal社のDaniel氏より英文講演にてご紹介いたします。
是非この機会に、ご参加くださいますようお願い申し上げます。

敬具

記

【日時】
2021年5月26日（水）　13：00～13：30

【セミナー形式】
ZOOMによるウェビナー

【お申込みのご案内】

• お申込みは下記URLの「ウェビナー登録」よりご登録ください。
  https://us02web.zoom.us/webinar/register/WN_C_W8mEB6TnyBoiYiE-QzNA
  （ここから先はZOOMのサイトに移動します）
• 同業他社およびその代理店、他業界、個人の方のお申し込みはご参加をお断りする場合がございますのでご了承ください。
• ご参加は無料です

【セミナー内容】
○  Fractal社製品のご紹介
　スタンダードセルライブラリ・IOライブラリ・IP・PDKの検証ツールCrossfire™についてご紹介いたします。

【タイムテーブル】

時間	プログラム	講演者
13:00～13:30	Fractal社製品のご紹介	Fractal Technologies Inc. Technical Director Daniel Blakely氏

　　＊セミナー内容は変更になる場合がございます。ご了承ください。

　

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お申込みはこちら
https://us02web.zoom.us/webinar/register/WN_C_W8mEB6TnyBoiYiE-QzNA
（ここから先はZOOMのサイトに移動します）

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以上

【お問い合わせ】
JEDATウェビナー2021事務局
東京都中央区湊1-1-12 HSB鐵砲洲
E-mail: こちらをクリック

E-mail ： こちらをクリック

お客様各位

2020年11月11日
株式会社ジーダット

『JEVeC Day 2020 Online』に出展いたします

このたび弊社は、オンラインイベントとして開催される『JEVeC Day 2020 Online』に出展いたします。

出展概要

展示会名	JEVeC Day 2020 Online
会場	Zoom を利用したオンラインイベント
日時	2020年12月14日（月） 受付開始：9:30 セミナー・展示会：10:00～17:00
出展	弊社EDAツールのSX-Meister、およびパートナーEDAベンダーの各種ツール、半導体IP製品の最新情報をご紹介します。 また、16:20-17:00 に展示Q&Aコーナーもございます。 技術展示会場のパネルのヘッドセットアイコン(Q&Aボタン)をこの時間帯に押していただくとリアルタイムで展示内容について質問できます。
セミナー講演	13:00～13:20 『Crossfire – IP/メモリ/標準セル検証用業界標準ツール』 　Fractal Technologies, Daniel Blakely 氏
ご参加登録はこちらから	https://jevec.jp/jevecday2020online/

お問い合わせは  こちら までお願いいたします。

皆様のご来場をお待ち申し上げております。

以上

お客様各位

2020年7月9日
株式会社ジーダット

「JEDATウェビナー2021 Vol.10パートナー企業の Virtual DAC2020 出展情報について

来る2020年7月21日（火）から25日（土）(現地時間　20日～24日)まで、米国カルフォルニア州サンフランシスコから「57回 DAC (Design Automation Conference)」が “Virtual DAC” として発信開催されます。　

https://dac.com/

57回 DAC において、当社のパートナー各社は、下記の通り展示・デモを行います。
ご登録は事前に　https://dac.com/content/registration-rates　でお願いいたします。”I LOVE DAC” へのご登録は無料で、下記が可能となります。
登録後に、DACよりメールが届きますので、そこからVirtual DAC会場へアクセスできます。

• Access to your Virtual Booth
• Keynote sessions
• SKYTalks (mini-keynotes)
• Tech Talks & Analyst Reviews
• RISC-V Presentations
• Design-on-Cloud Presentations
• DAC Trivia – play to win prizes
• Daily Virtual Networking Happy Hour – Monday – Friday

なお、オンラインでの打合せも可能です。時間帯は　太平洋夏時間（PDT）を基本としておりますので、各ブースでご確認ください。
また、当社パートナー各社とのお打合せをご希望の場合は、お手数ですが事前に こちら までご連絡ください。

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Agile Analog Ltd.　　　

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自動設計手法によるカスタマイズ可能な最適なアナログIPの提供

• ADC/DAC、Charge-pump, Programmable-Threshold Comparator
• LDO, Side-channel attacks セキュリティIP, 温度センサ

CTOのMike Hulseが、下記発表を行います。（聴講には、Designer/IP/Embedded Specialの登録が必要です。）
7月24日（金）朝5:30AM（現地時間　23日　1:30PM）
IP Track/Trends in Meeting IP Challenges for a New Decade
“Shortening Analog IP Design Time: An Automatically Generated SAR ADC for IoT Applications”

https://www.agileanalog.com/events/dac-2020

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Fractal Technologies Inc.　　　

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社内および社外IPの品質の包括的な検証を提供します。

• Crossfire Tool DEMO　(IP検証)
• IPDelta Tool DEMO　（バージョン間の検証）
• Splitfire　Introduction　(Crossfire Job Management)

https://www.fract-tech.com/Fractal-at-virtual-event-DAC-2020

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ProPlus Electronics Co., Ltd.　　　

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業界最速のシミュレーションと、AIドリブンのテスト・計測装置のご紹介

• FastSPICE simulation solutions, NanoSpice
• AI-driven automatic SPICE model extraction solution
• Spec-Driven Extraction Platform (SDEP);
• All-in-one semiconductor parameter analyzer FS-Pro, 1/f noise measurement system 9812DX

http://www.khai-long.cn/newsshow-en.php?cid=21&id=376

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Scientific Analog, Inc.　　　

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ミックスドシグナル検証を、高精度にSystem Verilog環境で実現

• XMODEL: fast and accurate simulation of analog/mixed-signal systems entirely in SystemVerilog
• GLISTER: build top-down analog models in schematic forms without writing codes
• MODELZDEN: automatically generates bottom-up analog models from your circuit schematics or netlists

https://www.scianalog.com/news/dac2020/

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Silicon Creations, LLC　　　

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業界No1の最先端プロセスに対応したアナログ・ミックスドシグナルIPを提供します。

• PLLs
• oscillators
• low-power
• high-performance SerDes
• high-speed differential I/Os

https://www.siliconcr.com/newsroom/detail/130/dac-2020-a-virtual-experience

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皆様のご参加をお待ち申し上げております。
お問い合わせ、ご予約は こちら までお願いいたします。

以上

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【お問い合わせ】
JEDATウェビナー2020事務局
東京都中央区湊1-1-12 HSB鐵砲洲

E-mail ： こちらをクリック

お客様各位

2019年4月26日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2019 出展情報について

来る2019年6月3日から5日まで、米国ネバダ州ラスベガスにて開催されます「56回 DAC(Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。
DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。

ご予約、お問い合わせは こちら

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Jedat Inc.　　　Booth: #560

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　　■ SX-Meister:
　　　LSI設計者の匠の技を反映・継承して、高品質な設計を実現できる次世代回路・レイアウトシステム
　　■ SX-Meister/Asca-Advanced
　　　要素回路単位のセル（AnaCell）を用いた、アナログ設計を可能とし、設計効率の向上、設計資産の蓄積の標準化を可能とします。新たに開発した自動バイアス設定機能によりさらに効率化が可能となります。
　　■ SX-Meister/PowerVolt
　　　メモリ、ドライバー などのASSPでの複雑な電源ラインにおける、ESDやロバスト性を高精度に解析します。GDSデータから直接可能で、ネットリストは不要なためすべての設計フローで活用できます。

　

DACでのDesigner Trackで、昨年に引き続き、論文が採択されました。
　Design / IP Track Session 58
　Every Joule Counts
　WEDNESDAY June 05, 1:30pm – 3:00pm | N262
　”Practical Cell Based Analog Design MethodologyⅡ (AnaCell)”　

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Dorado Design Automation, Inc.　　　Booth: #520

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Tweaker ECO Platformは、7nm、5nmなどの最先端テクノロジノードをサポートしています。
■ 最新のTotal ECO Solutionは、Analysis System、ECO System、およびRecovery Systemで構成されています。
■ Tweaker Analysis System
　– ECO修正前の実際のボトルネックを特定する、Review-then-Fixメカニズムを提供します。
■ Tweaker ECO System
　– あらゆる種類の違反を修正し、ECOの繰り返し回数を大幅に削減します。
■ Tweaker Recovery System
　– 未使用スペース、リーク/ダイナミックパワー、および信頼性を最適化することで、設計の冗長性を保証します。

Dorado社 申し込みサイトへのリンクはこちら

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FishTail Design Automation, Inc.　　　Booth: #511

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制約検証、生成、管理のソリューションを紹介します。
■ 制約検証
　- フォーマルな検証、Generated ClockのPeriod/Alignment、Timing exception、非同期リセット、グリッチ、reset domain crossing検証- 検証とアサーションフローにより、1-3%までエラーを自動で削減し、デバグを可能とします。
　これらの検証機能が、なぜ業界をリードする企業のSoCやIPで利用されているかを紹介します。
■ 制約生成
　- Socやその構成ブロックにおける、すべてのClock定義や、ClockGroupをIPブロックから自動生成します。- RTLからClock 定義/Clock groupsを自動抽出し、EXCELやclockブラウザーで管理できます。
■ SDC等価検証
　- RTLとサインオフネットリスト間の等価性を検証します。同時にIPから提供されるSDCが、SoCで適用された場合での一貫性を検証します。

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Fractal Technologies　　　Booth: #561

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TRUST YOUR IP BUT VERIFY
　フラクタルの製品は、設計で使用されるすべての異なるデータフォーマット間の一貫性をチェックし検証することで、スタンダードセルライブラリ、IOライブラリ、および汎用IPブロック（デジタル、ミックスドシグナル、アナログ、およびメモリ）の品質を向上させます。 フラクタルは、”Crossfire”と”IPdelta Software Tool Suite”を提供しています。
新製品 – IPバージョン検証ソリューション “IPdelta”
　　ラクタルはDACで新製品「IPdelta」のデモを行いますのでbooth 561にお越しくださいますようお願いいたします。

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IC Manage, Inc.　　　Booth: #325

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■ GDP-XL
　：IC設計のための次世代データ管理ツールです。Perforce とGit ユーザ向けの新しいオプションを紹介します。
■ PeerCache
　：クラウド利用時の性能向上と、オンプレミスでのストレージアクセス向上を実現します。
■ Envision
　：プロジェクト追跡、テープアウト予測、検証を行います。

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ProPlus Design Solutions, Inc.　　　Booth: #354

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■ NanoSpice Giga(TM) が実現する、FastSPICEに代わる高精度ソリューション
　- メモリ・フルチップ設計を可能にする、10兆個の素子を扱う唯一の SPICE シミュレータ
　- 電流・パワー・タイミングを正確にシミュレーション可能- マルチスレッドによる速度スケーラビリティ
　- FastSPICE 特有のシミュレーションオプション不要
■ NanoSpice(TM) が実現する、既存 SPICE に代わる高スループットソリューション
　- アナログ・ミックストシグナル設計を余裕でこなす、5,000万個以上の素子を扱う最高速の SPICE シミュレータ
　- 既存 SPICE シミュレータとの互換性を完全に維持しつつ、経済的なスケーラビリティを提供するパラレル SPICE シミュレータ

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Scientific Analog, Inc.　　　Booth: #950

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XMODEL、GLISTER、MODELZENを用いることで、Analog/Mixed Signal ICを、SystemVerilog上で効果的に検証する環境を提供します。
■ XMODEL
　- Analog/Mixed Signal System を、SystemVerilog シミュレータ上で高速・高精度シミュレーションすることを可能にします。
■ GLISTER
　- Cadence(R) Virtuoso(R) 環境の回路図から、コードを書くことなくアナログ回路の SystemVerilog モデルを作成することができます。
■ MODELZEN
　- 回路ネットリストから SystemVerilog モデルを抽出する、アナログ回路用自動モデル生成ツールです。

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Silicon Creations, LLC　　　Booth: #525

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Simplify Design Automation, Inc.　　　Booth: #560

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SimplifyDA社は手配線設計の分野に高速かつ高品質の自動配線ツールを提供し、設計時間の大幅な短縮を実現します。
■ SimplifyPCB：PCB設計向け自動配線ツール。BGA部品を多用する多層PCB設計に適した各種自動配線機能を手配線同等の配線率で提供。
■ SimplifyPKG：ICパッケージに対するフィージビリティ・スタディや手設計を大幅に軽減する自動配線機能を提供。
■ SimplifyFPD：フラットパネルディスプレー設計向け自動配線ツール。FPD設計に必要な高品質な自動配線を提供。

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Truechip Solutions Pvt. Ltd.　　　Booth: #355

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検証IPスペシャリストであるTruechipは、設計および検証ソリューションの大手プロバイダーで、ASIC、FPGA、およびSOCの開発に伴うコストとリスクを軽減できます。また業界初の24時間年中無休のサポートモデルを提供し、VIP統合、カスタマイズ、SOC検証を支援します。

Truechipには非常に大規模で包括的なVIPラインナップとともに、デバッグ環境のTruEYE GUIによってデバッグパラダイムをトランザクションレベルからシグナルレベルに変更し、デバッグ時間を最大50％短縮します。
VIPおよびTruEYE GUIのデモはブース＃355でご覧いただけます。

DACにてPCIe Gen2のVIPライセンスを2セット1年間無料でご提供します。詳しくは下記をご参照ください。
https://www.truechip.net/free-vip-offer

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皆様のご来場をお待ち申し上げております。

お問い合わせ、ご予約はこちら までお願いいたします。

以上

2019年4月26日　第１報
2019年5月 7日　Dorado Design Automation, Inc.、Scientific Analog, Inc. の出展情報を追加しました
2019年5月10日　Simplify Design Automation, Inc. の出展情報を追加しました
2019年5月15日　Fractal Technologies の出展情報を追加しました
2019年5月23日　Truechip Solutions Pvt. Ltd. の出展情報を追加しました

＊パートナー企業の情報は随時追加いたします。

お客様各位

2018年10月1日
株式会社ジーダット

問題解決と設計品質・設計効率の大幅向上に関する集中セミナー（無料セミナー）のご案内

「EDA Partner Seminar 2018」
～ SoC / Memory / Sensor / PCB設計 ～

拝啓 時下益々ご清祥のこととお慶び申し上げます。平素は格別のご高配を賜り、厚く御礼申し上げます。

さて、このたび新たな試みとしてジーダットのEDAパートナー各社を集めた「EDA Partner Seminar 2018」を開催させていただく運びとなりました。今回はセミナーと並行して、各社毎に個別のデモ・打ち合わせコーナーを準備しております。より詳細なお打ち合わせが可能ですのでご利用ください。
各社の最新技術を集中して御覧いただけるこの機会に、是非ご参加くださいますようお願い申し上げます。

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お申込みはこちら
https://www.newjedat.arum-net.com/seminar/entryform.html

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日時
2018年11月8日（木）
受付　　　　　　　　　　　9:30～
スイートデモ（予約制）　　10:00～16:10
セミナー　　　　　　　　　12:30～16:10
懇親会　　　　　　　　　　16:30～18:00

場所
株式会社ジーダット 本社　3F大会議室
　　東京都中央区湊1-1-12 HSB鐵砲洲
＊ご来訪時は、ビル1F受付のタッチパネルから「株式会社ジーダット」→「営業本部」をお呼び出しください

お申込みのご案内

• お申込みは下記リンク先の「お申し込みフォーム」よりご登録ください。
  https://www.newjedat.arum-net.com/seminar/entryform.html
• 定員になり次第締め切らせていただきますのでお早めにご登録ください。
• 定員を超えた場合は弊社よりご連絡させていただきます。
• 同業他社およびその代理店、他業界、個人の方のお申し込みはご参加をお断りする場合がございますのでご了承ください。

参加ベンダ

#1 Simplify Design Automation, Inc.
　手配線品質を実現するPCB・LSIパッケージ向け自動配線ソフトウェア
#2 Fractal Technologies Inc.
　IP・ライブラリ用サインオフ検証ツール：スタンダードセル、IOライブラリ、汎用IPブロック、PDKなど
#3 Scientific Analog, Inc.
　SystemVerilogにアナログ回路の高精度モデルを導入：アナログ/ミックスドシグナルの高精度検証 – PLLによるケーススタディ
#4 FishTail Design Automation, Inc.
　フォーマルベースで行うSDC検証・管理・生成ソリューション
#5 Dorado Design Automation, Inc.
　次世代ECOプラットフォーム：性能、電力、面積、信頼性の最適化

【タイムテーブル】

9:30～	受付開始
10:00～		スイートデモ （予約制）
12:30 ～12:35	【ご挨拶】 ジーダットがご提供するEDAパートナーのソリューション
12:35 ～13:15	【#1 Simplify Design Automation, Inc.】 The industry-leading auto routing software for PCB and LSI packaging 講演者：Zen Liao, CEO of Simplify Design Automation, Inc. 現在、PCB、LSIパッケージ及びFPD設計では、殆どマニュアルで配線設計をしているのが現状だと思います。Simplify Design Automation社の自動配線技術は手配線品質の自動配線を高速に実現します。手配線に匹敵する高配線率のほか、手間のかかる高速回路の等長配線や、差動ペア配線も自動で対応します。また、自動配線を生かした構想設計、協調設計の手法も提案します。お客様の設計効率を大幅に改善することを目指し、今までにない最新の自動配線技術をご紹介します。
13:15 ～13:55	【#2 Fractal Technologies Inc.】 Crossfire – the industry standard for IP validation 講演者：Daniel Blakely, Technical Director of Fractal Technologies Inc. SoC設計においてサードパーティのIPを統合してアウトソーシングすることは必須ですが、工程管理が行き届かず、品質戦略を犠牲にしているのが現実です。同時に、新しい物理効果モデリングは、PVTコーナーの増加をもたらし、サインオフ前の検証データ量が爆発的に増えています。QAは、ライブラリチーム、IPプロバイダ、ファンドリやSoCインテグレータに至るまで、共通の責任を負う必要があることは明らかですが、統合QAソリューションは十分ではありません。Crossfireはこれらの課題を解決する唯一のライブラリ・IP検証ツールで、スタンダードセル、IO、汎用IPブロック（デジタル、ミックスド・シグナル、アナログおよびメモリ）に対して、構成要素の一貫性をチェックし、統合QAソリューションとしてフロー全体の品質を向上させます。
13:55 ～14:10	休憩
14:10 ～14:50	【#3 Scientific Analog, Inc.】 Effective Analog/Mixed-Signal Verification with XMODEL: a PLL Case Study 講演者：Jaeha Kim, CEO of Scientific Analog, Inc. Mixed Signal設計検証においては、SPICE のみではシミュレーションに時間がかかることから、アナログ－ディジタル間のインタフェースで生じるミスを見落とすケースが多く発生します。XMODELを用いることで，複雑なアナログ－ディジタル間インタフェースをSystemVerilog 上で容易に検証することが可能となります。この講演では，Phase-locked loop(PLL)を題材に，GLISTER上でMODELZENを使ってモデルを自動的に生成し、XMODELのモデルを使用した効率的なシミュレーションをご紹介します。
14:50 ～15:30	【#4 FishTail Design Automation, Inc. 】 FishTail’s Solution for SDC Verification, Management, Generation 講演者：Ajay Daga, CEO of FishTail Design Automation, Inc. FishTailのSDC検証・管理・生成ソリューションの概要とユーザでの適用事例を紹介いたします。 ・フォーマルな検証とアサーションによるエラー削減 ・階層的な等価性検証 ・EXCELで管理可能なCLOCK制約生成
15:30 ～16:10	【#5 Dorado Design Automation, Inc.】 The Next Generation ECO Platform for Optimizing Performance, Power, Area and Reliability 講演者：Ming Tsai, Sr. Manager North America of Dorado Design Automation, Inc. 先端プロセス技術への移行に伴い、チップ設計はますます複雑化し、消費電力も増加しています。 そうした中ですべてのECOがテープアウトスケジュールに影響を与えるボトルネックになる可能性があります。 したがって、潜在的な問題のすべてを効果的に特定/分析/修正/リカバリすることが、Dorado社のECOツール”Tweaker”の最終目標です。 私たちは、ECOの課題を予測するだけでなく、テープアウト遅延のリスクを低減したいと考えています。 最新世代のECOプラットフォームは、お客様がプロジェクトスケジュールをより適切に制御し、最良のQoR（Quality of Results）を達成するのに役立ちます。
16:30 ～18:00	懇親会

　

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お申込みはこちら
https://www.newjedat.arum-net.com/seminar/entryform.html

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以上

【お問い合わせ】
セミナー事務局
東京都中央区湊1-1-12 HSB鐵砲洲
phone: 03-6262-8401

E-mail ： こちらをクリック

お客様各位

2018年5月22日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2018 出展情報について

来る2018年6月25日から27日まで、米国カルフォルニア州サンフランシスコにて開催されます「55回 DAC(Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。
DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。

ご予約、お問い合わせは こちら

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Jedat Inc.　　　Booth: #2339

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　　■ SX-Meister:
　　　LSI設計者の匠の技を反映・継承して、高品質な設計を実現できる次世代回路・レイアウトシステム
　　■ SX-Meister/Asca-Advanced
　　　要素回路単位のセル（AnaCell）を用いた、アナログ設計を可能とし、設計効率の向上、設計資産の蓄積の標準化を可能とします。新たに開発した自動バイアス設定機能によりさらに効率化が可能となります。
　　■ SX-Meister/GT-Router
　　　大規模カスタムSoCや、アナログチップでのクリティカルな信号・電源線を制約ドリブンで自動配線を可能とします。

　

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Dorado Design Automation, Inc.　　　Booth: #2417

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■ Intel, Samsung,および TSMCの全ての先端7nmのECO フローが整う
■ 新たなECO Platformとして、Recovery system (Area/Power/Reliability)が統合される
■ 新たなECO Platformで、dynamic power ECO, IR drop ECOをサポート
■ 4つの実用的なECOフローがすべてのニーズをカバー :
　- Hierarchical ECO Flow : Fast timing closure for huge hierarchical chips.
　- Tweaker Low Power Flow : Minimum over design for low power chips.
　- Advanced ECO Flow : Effective timing fix for critical timing paths.
　- Tweaker CPU Flow : Balanced power & chip for CPU cores.

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FishTail Design Automation, Inc.　　　Booth: #2648

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制約検証、生成、管理のソリューションを紹介します。
■ 制約検証
　- フォーマルな検証、Generated ClockのPeriod/Alignment、Timing exception、非同期リセット、グリッチ、reset domain crossing検証
　- 検証とアサーションフローにより、1-3%までエラーを自動で削減し、デバグを可能とします。
■ 制約生成
　- RTLからClock 定義/Clock groupsを自動抽出し、EXCELやclockブラウザーで管理できます。
　- タイミングに影響なしにclocks/registerを削減します。例えば、1つのSDCファイルに多くのfunctionalかtest modeの制約がある場合、P&Rの実行速度を2倍向上させることが可能です。
　- フォールスパス・マルチサイクル・clock groupsなどのtiming exceptionを生成し、QoRを向上
■ 制約管理
　- 制約のトップ階層、ブロック階層間で制約情報のマッピングをおこない、その間で等価性検証を行うことで、ピンポイントでデバッグを行うことが可能性になります。

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Fractal Technologies　　　Booth: #2333

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最先端のIP検証ツール

　■ 設計で使用されるあらゆるデータフォーマットに対して、それらの一貫性をチェックし検証します。これによりスタンダード・セル・ライブラリ、IOライブラリ、汎用IPブロック（デジタル、ミックスド・シグナル、アナログおよびメモリ）の品質を向上させることができます。
　■ Crossfireソフトウェアに加え検証サービスやカスタマイズサービスを提供しています。

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IC Manage, Inc.　　　Booth: #2618

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■ GDP XL：
　Plastic SCMベースの分散データ管理に対応した新しいHybridデータ管理ツール
■ PeerCache：
　オンプレミスのディスク統合環境
■ PeerCache Cloud：
　クラウド環境を含めた統合設計環境
■ Envision：
　設計見える化ツール

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ProPlus Design Solutions, Inc.　　　Booth: #2439

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■ NanoSpice Giga(TM) が実現する、FastSPICEに代わる高精度ソリューション
　- メモリ・フルチップ設計を可能にする、10兆個の素子を扱う唯一の SPICE シミュレータ
　- 電流・パワー・タイミングを正確にシミュレーション可能
　- マルチスレッドによる速度スケーラビリティ
　- FastSPICE 特有のシミュレーションオプション不要
■ NanoSpice(TM) が実現する、既存 SPICE に代わる高スループットソリューション
　- アナログ・ミックストシグナル設計を余裕でこなす、5,000万個以上の素子を扱う最高速のSPICE シミュレータ
　- 既存 SPICE シミュレータとの互換性を完全に維持しつつ、経済的なスケーラビリティを提供するパラレルSPICEシミュレータ
■ プロセスとデバイスをよりよく知ることで、競争力を強化するソリューション群
　- ファウンドリの標準モデリングツール BSIMProPlus(TM)- 1/f雑音測定とプロセスばらつきを測定する，業界標準システム 9812DX
　- プロセスとデバイスを評価・解析して回路設計をアシストする ME-Pro(TM)
　- 回路のプロセスばらつき特性を評価、予測し、PPA(Power/Performance/Area)と歩留まりの向上に寄与するNanoYield(TM)

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Scientific Analog, Inc.　　　Booth: #1357

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■ XMODEL
　Analog/Mixed Signal System を、機能モデルまたは回路レベルモデルを用いて、SystemVerilogシミュレータ上で高速・高精度シミュレーションすることを可能にします。XMODEL は、SPICE を起動することなく SystemVerilog 上でアナログ回路をシミュレーションすることができるため、SPICE・Verilog-AMS・Real-Number Verilog など、既存のツールでは困難なディジタル・アナログ混載の大規模Mixed Signal システムの検証を容易にします。
■ GLISTER
　Cadence(R) Virtuoso(R) 環境に組み込む，XMODEL と MODELZEN 向けの GUI です。GLISTER を用いることで、コードを書くことなく回路図上で簡単にアナログ回路の SystemVerilog モデルを構成し、XMODEL シミュレーションが実行できます。
■ MODELZEN
　XMODEL プリミティブを用いて、回路ネットリストから SystemVerilog モデルに変換する、アナログ回路用自動モデル生成ツールです。

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皆様のご来場をお待ち申し上げております。

お問い合わせ、ご予約は こちらまでお願いいたします。

以上

2018年5月22日　第１報
2018年5月24日　Fractal Technologies、IC Manage, Inc.、ProPlus Design Solutions, Inc.の出展情報を追加しました

＊パートナー企業の情報は随時追加いたします。

お客様各位

2017年4月27日
株式会社ジーダット

JEDAT社およびパートナー企業の DAC2018 出展情報について

来る2017年6月19日から21日まで、米国テキサス州オースチンにて開催されます「54回 DAC (Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。

DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします

ご予約、お問い合わせは こちら

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Jedat Inc.　　　Booth: #1439

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■ Custom LSI

SX-Meisterによるカスタムデザイン用フロアプランを紹介します。

・業界初の抵抗制約ドリブン電源配線用自動ルータ
配線領域と配線形状を自動的に割り当て、EM/IR Drop/ノイズなどを制約条件として考慮し、マージンの少ない最適な電源配線を実現します。
・トップ階層設計において、ネットドリブン環境を保持しながら、レイアウトに最適な階層を構築することで、設計効率を向上します。

□Design / IP Track Sessionで発表を行います。

タイトル	“Resistance Driven Routing Methodology of Power Supply Network for Low Power and Multiple Voltage Design”
Session Title	EmPowering Design
Date	6/19/2017
Oral session	1:30 PM to 3:00PM Ballroom F
Poster session	5:00PM to 6:00PM Exhibit foor

■ Power MOS Design
　PowerVoltにより、フルチップのPower MOSに対し電気特性を高速に解析し、設計最適化やサインオフを効率化します。

• スタティック解析：電流/電圧/パワー分布/On抵抗
• ダイナミック解析：ポート電流/電圧波形、時刻ごとの電流/電圧分布
• 熱解析：定常熱分布、ボンディングやパッドの境界条件設定

■  Flat Panel Design

　SX-Meisterによるフラットパネルディスプレイの設計環境を紹介します。

• IoT、スマホ、車載などで要求される任意形状の配線の高速一括配線を行います。
• LSIに比較して長大な任意形状配線の抵抗・容量をパネル専用のツールで高速・高精度に抽出します。

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Aldec, Inc.　　　Booth: #421

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下記のデモンストレーションを行います。
ご予約は不要ですので、直接ブース（＃421）へお越し下さい。
　■ 01:Industrial IoT Applications: Pick & Place – Embedded Vision & uARM Robot Control and IoT Gateway with Amazon AWS
　■ 02:High-Performance Computing (HPC) Applications: Object Movement Detection ViBe Algorithm and Genome Short Reads Alignment
　■ 03:HES Prototyping & Emulation Solutions
　■ 04:Embedded Vision Applications for Automotive: ADAS Multi-Camera Surround View and Driver’s Face & Eyes Detection
　■ 05:Continuous Integration Solution for RTL Designs
　■ 06:Improving Accuracy of RTL DRC and CDC Analysis with Assertions-Based Verification
　■ 07:Design Rule Checking (DRC) for Common SystemVerilog Design Mistakes
　■ 08:SoC HW/SW Co-Simulation using QEMU
　■ 09:Mixed-Signal Simulation with Aldec and Silvaco

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Dorado Design Automation, Inc.　　　Booth: #1620

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■ Intel, Samsung,および TSMC 7nm を含む、先端ファブのECO フローが整う!
■ Auto Partition, Timing Aware Legalization and De-fragmentation Autofixなどの新な “Advanced Feature for Timing ECO“ をリリース
■ 新たに”ECO for Dynamic Power and Reliability” が IR Drop ECOをサポート
■ 4つの実用的なECOフローがすべてのニーズをカバー :
　- Hierarchical ECO Flow : Fast timing closure for huge hierarchical chips.
　- Tweaker Low Power Flow : Minimum over design for low power chips.
　- Advanced ECO Flow : Effective timing fix for critical timing paths.
　- Tweaker CPU Flow : Balanced power & chip for CPU cores.

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FishTail Design Automation, Inc.　　　　Booth: #821

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制約検証、生成、管理のソリューションを紹介します。

■ 制約検証
　- フォーマルな検証、Generated ClockのPeriod/Alignment、Timing exception、非同期リセット、グリッチ、reset domain crossing検証
　- 検証とアサーションフローにより、1-3%までエラーを自動で削減し、デバグを可能とします。
　- DAC User Track Paper で”Achieving ROI through an Automated Hybrid Approach to Timing Exception Verification” をMediatekのKaowen Liu氏が事例発表します。
　WEDNESDAY June 21, 5:00pm – 6:00pm | Exhibit Floor
■ 制約生成
　- RTLからClock 定義/Clock groupsを自動抽出し、EXCELやclockブラウザーで管理できます。
　- タイミングに影響なしにclocks/registerを削減します。例えば、1つのSDCファイルに多くのfunctionalかtest modeの制約がある場合、P&Rの実行速度を2倍向上させることが可能です。
　- フォールスパス・マルチサイクル・clock groupsなどのtiming exceptionを生成し、QoRを向上
　- DAC User Track Paper で“Significantly Improving Place & Route Runtime by Minimizing Clocks/Register”, Texas InstrumentsのVenkatraman Ramakrishnan氏が発表します。
　MONDAY June 19, 5:00pm – 6:00pm | Exhibit Floor
■ 制約管理
　- 制約のトップ階層、ブロック階層間で制約情報のマッピングをおこない、その間で等価性検証を行うことで、ピンポイントでデバッグを行うことが可能性になります。
　- DAC User Track Paper で“Using SDC Equivalence Check to Verify that IP Constraints Are Correctly Reused in an SoC”, IntelのDinesh Tadepalliが発表します。
　TUESDAY June 20, 5:00pm – 6:00pm | Exhibit Floor

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Fractal Technologies　　　Booth: #939

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Crossfireの最新バージョンをご紹介致します。
　■ State of the art IP validation tools
　　Fractal Technologiesが提供するCrossfireは、設計で使用されるさまざまなデータフォーマットに対して、それらの一貫性を検証することで、スタンダードセルライブラリ、IOライブラリ、汎用IPブロック（デジタル、ミックスドシグナル、アナログ、メモリ）の品質を向上させます。

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IC Manage, Inc.　　　　Booth: #1539

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次世代データ／IP管理ツールをご紹介します。
■ PeerCache：10X高速、1/10省ディスクな並列ワークフロー。
　PeerCahce最新情報はこちら。
　http://www.deepchip.com/items/0571-05.html
■ Envision：設計のビッグデータ解析。ダッシュボードのカスタマイズが新しい。
■ GDP：100X高速化されたグラフDBを含む機能拡張。
■ Cooley DAC Troublemaker’s Panel：
　6/19（月）3:00-4:00pm、Dean Drako
　http://www.deepchip.com/register_DAC_trouble_17.html

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ProPlus Design Solutions, Inc.　　　Booth: #1413

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回路シミュレータ NanoSpice/NanoSpice Gigaを中心に下記を展示します。
■ NanoSpice Giga
　FastSPICEを置き換えられるだけの高精度と、10兆個の素子からなる大規模回路をシミュレーションできるキャパシティとを両立した、業界随一のGigaSpiceです。SPICEの高精度シミュレーションを高速、かつFastSPICEのオプション不要でスケーラブルに実現します。
■ NanoSpice
　5000万素子の回路をシミュレーションできるキャパシティを持ちつつ、これまでのSPICEシミュレータの置き換えを可能にする高速性と精度を実現した、業界最速かつ最高精度のSPICEシミュレータです。並列処理によるスケーラビリティを経済的に実現するシミュレータでもあります。
■ ME-Pro
　プロセスとデバイスの評価ツールであり，下記の用途で業務を効率化できます。・SPICEモデルライブラリの調査・検討・設計対象となる回路を考慮しながらプロセスプラットフォームを評価・複数のプロセスプラットフォームのベンチマークや，プロセス改版に伴う特性変化の管理

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Scientific Analog, Inc.　　　　Booth: #1721

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高速・高精度のアナログ・ミックストシグナルシミュレーションを完全にSystemVerilog上で実行するためのモデルを自動生成する環境を展示します。
■ XMODEL
　高速・高精度のアナログ・ミックストシグナルシミュレーションをSystemVerilog上で実行することを可能にします．
■ GLISTER
　XMODELとMODELZENをCadence社Virtuoso®に統合するグラフィカル・ユーザ・インタフェースです。
■ MODELZEN
　XMODEL/SystemVerilogモデルを回路図・ネットリストから自動生成します。

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Xpeedic Technology, Inc.　　　Booth: #1923

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最新の先端テクノロジに対応するアナログ・ミックストシグナルICの設計サイクルを短縮するためのEDAソフトウェア、ならびにIntegrated Passive Device (IPD)を展示します。
■ EDA ソフトウェア:
　ICパッケージ・PCBのシステム設計を加速する、シグナル・インテグリティ・ツール
■ IPD:
　高性能のRFフロントエンドモジュールをSiPで実現するIPポートフォリオ
　これらの製品・ソリューションは、モバイル・IoTデバイス、コンピュータ・ネットワークシステムを製造する企業に採用されています。

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皆様のご来場をお待ち申し上げております。

お問い合わせは こちらまでお願いいたします。

以上

2017年4月27日　第１報
2017年5月8日 　 Fractal Technologiesの出展情報を追加しました
2017年5月11日　Dorado Design Automation, Inc., FishTail Design Automation, Inc. の出展情報を追加しました　
2017年5月24日　IC Manage, Inc., Aldec, Inc.の出展情報を追加しました　
＊パートナー企業の情報は随時追加いたします。